3D NAND，如何演进？
自20世纪80年代末被引入存储器市场以来，NAND闪存彻底变革了大量数据的存储和检索方式。
这种专门为高密度数据存储设计的非易失性存储器，在电子市场的各个领域得到了广泛应用，从智能手机到数据中心，无所不在。大多数可移动和便携式存储设备，如SD卡和U盘，也都采用NAND闪存。近年来，随着人工智能的快速发展，3D NAND在这一过程中发挥了举足轻重的作用，为训练AI模型所需的海量数据提供了高效的存储解决方案。
随着数据存储需求呈现爆炸式的增长，芯片公司正积极展开激烈竞争，不断提升NAND闪存的存储单元密度（以每平方毫米千兆比特 (Gb/mm²) 为单位），同时努力降低每比特的成本。在大约十年前，半导体行业成功从二维NAND过渡到三维NAND，这一转变有效克服了传统存储器尺寸缩减的严峻限制。近年来，各家公司通过增加每个芯片的存储单元层数以及每个单元内存储的比特数量（商业级NAND闪存目前最高可达四比特）来显著提升存储密度。
其中，最为关键的一项技术进展是存储单元从浮栅晶体管向电荷陷阱单元的革命性转变。浮栅技术将电荷存储于导体中，而电荷陷阱单元则将电荷存储在绝缘体内。这一创新大幅降低了存储单元之间存在的静电耦合现象，从而显著提高了读写性能。此外，由于电荷陷阱单元在制造尺寸上远小于浮栅晶体管，因此它也为实现更高的存储密度开辟了广阔的道路。
然而，随着3D NAND技术在物理极限上不断遭遇挑战，半导体行业正在积极探索多种创新技术，以便在存储单元排列上实现更为紧密的布局，这不仅体现在横向方面，更体现在纵向维度上。imec开发的多项创新技术便是在这一背景下应运而生，它们不仅实现了垂直方向的扩展，同时也确保了存储器的性能和可靠性不会因此而妥协，其中，气隙集成和电荷陷阱层分离技术尤为引人注目。
电荷陷阱单元内部：揭开3D NAND神秘面纱的基本构建模块
在未来几年内，半导体行业预计将把全环栅（GAA）或纳米片晶体管技术应用于逻辑芯片的生产中。然而，GAA架构已经在3D NAND闪存领域得到了广泛的应用，成为了高密度数据存储的关键技术。在这种3D架构中，存储单元以垂直链的形式堆叠，并通过水平字线进行精确寻址。
大多数情况下，3D NAND采用的是电荷陷阱单元作为存储器件。这种存储单元类似于传统的MOSFET，但在其晶体管的栅极氧化层中嵌入了一层薄薄的氮化硅（SiN）。这使得栅极氧化层演变为一种名为氧化物-氮化物-氧化物（ONO）堆叠的半导体材料层。其中，各层分别承担着阻挡氧化层、捕获氮化物层和隧道氧化层的作用。这种独特的结构如图1所示，为数据存储提供了高效且可靠的解决方案。
当栅极被施加正偏置电压时，沟道区的电子会穿越氧化硅层，并被俘获在氮化硅层中，从而提升晶体管的阈值电压。通过在源极与漏极间施加电压，可以检测存储单元的状态。如果有电流通过，则表明没有电子被俘获，存储单元呈现“1”状态；若未检测到电流，则存储单元处于“电子被捕获”状态，即“0”。
电荷陷阱单元利用 GAA（全环绕栅极）垂直沟道技术在 3D NAND 结构中得以实现。可以想象，将平面晶体管旋转 90 度，垂直的导电沟道就被栅堆叠结构所环绕。
GAA 沟道的制造过程首先交替堆叠导体（通常为硅，用作字线）和绝缘层（氧化硅，用于分隔字线）。接着，采用先进的干法刻蚀技术向下钻孔，形成圆柱形孔。最终，在孔的侧壁上交替沉积氧化硅和氮化硅层，多晶硅晶体管沟道则位于所有层的中心位置。这种独特的结构通常被称为“通心粉沟道”（macaroni channel），其设计大大提高了存储单元的效率和稳定性。
3D NAND技术进展：单元堆叠与缩放
在未来的几年中，存储器行业将不断推进基于环绕栅极（GAA）技术的3D NAND闪存发展路线，力争达到其技术巅峰。
目前，主流厂商已成功研发出含有超过300层氧化物/字线堆叠的3D NAND闪存芯片（参见图2）。预计到2030年，堆叠层数将进一步攀升至1000层，这相当于每平方毫米具备约100吉比特（Gbit）的巨大存储容量。然而，技术挑战依然存在：如何在厚度仅为30微米的堆叠层中保持字线直径的一致性，成为关键问题。随着堆叠密度的增加，确保每一组件的均匀性变得尤为困难，这无疑提升了工艺的复杂性与成本，对高堆叠沉积技术及高深宽比刻蚀工艺提出了更为严苛的要求。
为了应对堆叠更多层数的需求，半导体公司正积极投资开发各类辅助工具，以提升3D NAND的存储密度。这些“扩展加速器”技术包括增加每个存储单元的比特数，以及缩小GAA单元在xy平面上的间距（实现横向扩展）。在致力于提高比特密度和单元密度的同时，各公司还采取多种策略以提升存储阵列的面积利用效率。
此外，提升存储容量的另一关键技术是层叠技术，通过将闪存器件互相堆叠，从而增加总的层数。在3D NAND闪存中，存储单元串联形成长链，这通过交替堆叠绝缘层和导体层，并在其上钻孔来实现。单元堆叠的过程可以重复两到三次，未来甚至可能达到四次，从而在每个芯片上创建出更长的存储链。每个单元的堆叠通常被称为一个“层”。
在当今的半导体行业中，为了应对数据存储需求的持续增长，企业纷纷采用先进的3D NAND技术来大幅提升存储密度。这一技术通过堆叠大量的存储单元，并逐层叠加来构建更高层次的3D NAND芯片，从而无需一次性完成所有层的制造即可增加总层数。例如，企业可以先将250层存储单元组合在一起，然后通过四层堆叠的方式，形成一个拥有1000层之多的3D NAND芯片。然而，这样的技术也带来了新的挑战，尤其是在如何在这些多层存储芯片上蚀刻出足够深的孔，并且保证这些孔的均匀填充方面。
为解决这些难题，一些公司正在尝试将底层逻辑从NAND阵列中分离出来，并采用一种被称为CMOS键合阵列（CbA）的结构进行重新整合。在这种创新配置中，CMOS芯片先在独立的硅晶圆上制造完成，然后利用先进的封装技术——特别是混合键合技术，将其与NAND阵列精确连接。CMOS键合阵列（CbA）技术是CMOS下置阵列（CuA）技术的进一步演进。在CuA技术中，NAND芯片是直接在同一块单晶硅晶片上制造于CMOS芯片之上的。
展望未来，业界领军企业正在探索更为前沿的方案，考虑将多个存储阵列整合到单个CMOS晶圆上，甚至将多个阵列晶圆与多个CMOS晶圆相结合，以此作为分层堆叠技术的替代途径。与此同时，为了有效控制不断上升的制造成本，imec及其他半导体企业正积极研究垂直或“z间距”缩放技术，旨在减少氧化层和字线层的厚度，从而能够在可控的成本范围内堆叠更多的存储层，推动存储技术的不断进步。
3D NAND闪存Z间距缩放的优缺点
在不断推进的半导体技术中，减少存储层之间的间距是持续降低下一代3D NAND成本的关键所在。目前，相邻字线间的间距已缩小至约40纳米，而z轴间距的缩减则旨在进一步减小堆叠结构中字线层与氧化硅层的厚度。通过这种方式，在堆叠高度每增加一微米时，便可添加更多的存储层，进而提升存储单元的数量，最终实现成本的降低。
然而，如果不采取适当的优化措施，z轴间距的缩小可能会对存储单元的电性能带来不利影响。这可能导致阈值电压的下降、亚阈值摆幅的增加以及数据保持能力的减弱。此外，更小的间距还可能增加对存储单元中数据进行编程和擦除所需的电压，这无疑会提升功耗、降低存储单元的操作速度（由于RC延迟的增加），甚至可能导致相邻单元间栅极介质的击穿。
这些不利效应主要源于两种物理现象，随着存储单元被更加紧密地排列，这些现象变得尤为明显：一是单元间的干扰增加，二是横向电荷迁移现象的加剧。因此，在追求更高存储密度和更低成本的同时，必须谨慎处理间距缩减带来的复杂电性能挑战，以维持技术的可靠性和性能表现。
随着字线层厚度的缩减，电荷陷阱晶体管的栅极长度也随之缩短。这导致栅极对沟道的控制力逐渐下降，从而加剧了不同单元间的静电耦合效应。
除了单元间日益严重的相互干扰，存储单元在垂直方向上的缩减还引发了横向电荷迁移（或称为垂直电荷损失）的问题：原本被存储单元内部捕获的电荷常常从垂直的SiN层中迁移出去，进而影响数据的保持能力。
电荷陷阱单元具备两个几何方向：z方向和xy方向（由于单元的圆柱对称性，x和y尺寸相等）。电荷能够沿着这两个方向从存储单元中泄漏。一方面，电荷通过栅极中的隧道和/或阻挡氧化物沿着xy方向逸出单元；另一方面，电荷也沿着z方向逸出，最终进入相邻单元内部或距离相邻单元过近。这是由于横向电荷迁移所引起的，并且随着单元垂直尺寸的缩减以及彼此间距离的减小，这一现象变得愈发显著。
在下文，我们将探讨能够解决这些缺点的技术推动因素，助力研究人员为未来几代3D NAND闪存解锁z间距缩放的关键技术。
字线间优化：通过引入气隙技术有效减少Cell之间的干扰
在相邻字线之间引入气隙被视为解决单元间干扰问题的有效策略。这些气隙的介电常数低于栅极间介质，有效削弱了存储单元之间的静电耦合现象。此方法在传统的平面二维NAND闪存架构中已得到广泛应用，但在高硅氧化物/字线堆叠结构中集成气隙则显得更为复杂。
为应对这些挑战，imec在2025年IEEE国际存储器研讨会（IMW）上提出了一种创新集成方案，能够精准定位字线间气隙。在3D NAND存储器中，薄层氧化硅被置于存储单元栅极内部，作为“栅极介质”，隔离字线与晶体管沟道，同时，它也被放置在不同的存储单元字线之间，形成“栅极间介质”，分隔相邻单元（如图3所示）。这些栅极介质构成了ONO堆叠结构的隧道层和阻挡层，并包裹住电荷陷阱SiN层。
因此，氧化硅不仅存在于每一个存储单元的内部，还贯穿于单元之间。由于3D NAND存储单元独特的制造工艺，栅极介质会从一个单元连续延伸到下一个单元，并在相邻存储单元之间的空隙与栅极间介质相互交错。imec认为这是嵌入气隙的理想位置。然而，以当前的工艺技术水平，去除（或切除）单元之间的电荷陷阱SiN层依然是一个极具挑战性的难题。在imec，我们研发出了一种创新的方法，可以在不切割存储单元中的SiN层的情况下集成气隙。这一创新技术在沉积ONO堆叠层之前，先对栅间氧化硅进行凹陷处理，从而从存储孔区域内部引入气隙。气隙与字线能够自对准，实现极为精确的放置。该方法还具有潜在的可扩展性，这正是其他已提出的解决方案所面临的主要问题。
实验结果表明，带有气隙的器件相较于不带气隙的器件，对相邻单元的干扰表现出更低的敏感性。这一结论是通过在未选栅极上施加所谓的“通电压”时，发现带气隙器件的阈值电压偏移更小而得出的（图4）。该测试结果是在一个具有有限字线层的测试器件上获得的，其间距为30nm（栅极长度为15nm，栅极间氧化硅介质层厚度为15nm），存储孔直径为80nm。
imec 的研究团队深入探讨了气隙对于内存性能与可靠性的潜在影响。研究结果清晰表明，气隙的存在并不会对内存的正常运行造成干扰，其耐久性表现同样出色，能够达到 1000 次编程 / 擦除循环，这一数据与无气隙的器件性能不相上下。基于这些极具价值的发现，孔侧气隙集成技术被普遍视为实现未来 z 轴间距缩放的关键环节。
电荷陷阱切割：其在闪存技术未来发展中举足轻重的地位
在栅极间介电层中引入气隙已被imec证实具有可行性。然而，当前存储单元中的这些空腔仅仅延伸至阻挡氧化层之前。如果我们能进一步深入存储单元，将气隙引入至阻挡氧化层与电荷陷阱层区域，结果又会如何呢？
通过仿真测试，我们发现这种电荷陷阱层分离（或电荷陷阱切割）的方法可以显著增大存储单元的存储窗口（如图5所示）。此外，电荷陷阱切割技术还能够有效防止存储单元中捕获的电荷沿氧化层/字线堆叠高度方向发生横向迁移，从而提升存储单元的稳定性与可靠性。
数据被存储在闪存单元中，方法是把阈值电压设定为不同的电平。要存储一位数据，单元必须具备两个电平：比如，0V 和 1V。若要存储两位数据，单元则需要四个电平：比如，0V、0.5V、1V 以及 1.5V。随着存储位数的提升，所需的电压电平数量也相应增加。
因此，有必要扩大阈值电压的整体范围（称为存储窗口），或者缩小相邻电平之间的间隔（使用 1 位时，间隔为 1 V；使用 2 位时，间隔为 0.5 V）。但是，当这些电压电平靠得太近时，区分它们就变得更为困难。通过扩大存储窗口，电荷陷阱削减技术可以帮助每个存储单元实现更多电平，从而存储更多位数。
然而，在3D NAND闪存中整合电荷陷阱切割绝非易事，因为它要求对极深且狭窄的孔壁进行精准的定向蚀刻和沉积。对于这种独特的结构，原本适用于2D NAND闪存的技术工具不再有效。目前，imec正在与供应商紧密合作，积极开发新技术，以实现可控的电荷陷阱切割。
一旦电荷陷阱层能够被成功中断，imec计划将其与气隙集成方案相结合，为z间距缩放挑战提供一个完整且可扩展的解决方案。
探索3D NAND闪存的复杂之处
随着半导体行业竞相在更小的空间内存储更多的数据，3D NAND 闪存的 Z 轴间距缩小已成为控制因存储层数增加而产生的成本的关键。imec 凭借其长期积累的加工技术专长和强大的设备供应商生态系统，正在开发支持大幅缩小 Z 轴间距并同时保持存储器运行和可靠性的关键技术：气隙集成和电荷陷阱消除。
然而，传统电荷陷阱单元架构带来的收益开始放缓，存储器密度的提升可能在本十年末之前就会趋于平缓。因此，研究人员正在认真研究更具创新性的单元架构，以推动存储器发展路线图在 2030 年以后继续保持领先地位。一种提出的 3D 方案重新构想了整个布局，将存储单元的导电通道水平排列而非垂直排列。
另一种方案用沟槽式架构连接电荷陷阱存储单元，而不是将单元集成到圆形 GAA 几何结构中，这有望大幅提高比特存储密度。
所有这些发展表明，正在研发中的几项技术将使存储器行业能够逐步迈向 100 Gb/mm² 的数据存储 —— 这一需求主要由云计算和人工智能应用驱动。随着技术的不断进步，存储密度的提升将继续为不断增长的数据存储需求提供支持，从而为数字经济的发展注入新的动力。